pesanan_bg

produk

XCF128XFTG64C Enkapsulasi BGA64 XL konfigurasi dan perangkat penyimpanan kepadatan tinggi

Deskripsi Singkat:


Rincian produk

Label Produk

Atribut Produk

JENIS KETERANGAN
Kategori Sirkuit Terpadu (IC)

Penyimpanan

Prom Konfigurasi untuk FPGA

Mfr AMD Xilinx
Seri -
Kemasan Baki
Status Produk Usang
Tipe yang Dapat Diprogram Dalam Sistem yang Dapat Diprogram
Ukuran memori 128Mb
Sumber tegangan 1.7V ~ 2V
Suhu Operasional -40°C ~ 85°C
Tipe Pemasangan Permukaan gunung
Paket / Kasus 64-TBGA
Paket Perangkat Pemasok 64-FTBGA (10×13)
Nomor Produk Dasar XCF128

Dokumen & Media

JENIS SUMBER DAYA TAUTAN
Lembar data Lembar Data XCF128XFT(G)64C
Informasi Lingkungan Sertifikat RoHS Xiliinx

Sertifikat Xilinx REACH211

Keusangan PCN/ EOL Beberapa Perangkat 01/Jun/2015

Multi Perangkat EOL Rev3 9/Mei/2016

Akhir Kehidupan 10/JAN/2022

Perubahan Status Bagian PCN Suku Cadang Diaktifkan Kembali 25/April/2016
Lembar Data HTML Lembar Data XCF128XFT(G)64C

Klasifikasi Lingkungan & Ekspor

ATRIBUT KETERANGAN
Status RoHS Sesuai ROHS3
Tingkat Sensitivitas Kelembaban (MSL) 3 (168 Jam)
Status MENCAPAI REACH Tidak Terpengaruh
ECCN 3A991B1A
HTSUS 8542.32.0071

Xilinx memperkenalkan PROM konfigurasi dalam sistem yang dapat diprogram seri XC18V00 (Gambar 1).Perangkat dalam keluarga 3.3V ini mencakup PROM 4-megabit, 2-megabit, 1-megabit, dan 512-kilobit yang menyediakan metode yang mudah digunakan dan hemat biaya untuk memprogram ulang dan menyimpan bitstream konfigurasi Xilinx FPGA.

Ketika FPGA berada dalam mode Master Serial, FPGA menghasilkan jam konfigurasi yang menggerakkan PROM.Waktu akses singkat setelah CE dan OE diaktifkan, data tersedia pada pin PROM DATA (D0) yang terhubung ke pin FPGA DIN.Data baru tersedia dalam waktu akses singkat setelah setiap clock edge naik.FPGA menghasilkan jumlah pulsa clock yang sesuai untuk menyelesaikan konfigurasi.Ketika FPGA berada dalam mode Slave Serial, PROM dan FPGA di-clock oleh jam eksternal.

Ketika FPGA berada dalam mode Master Select MAP, FPGA menghasilkan jam konfigurasi yang menggerakkan PROM.Ketika FPGA berada dalam mode Slave Parallel atau Slave Select MAP, osilator eksternal menghasilkan jam konfigurasi yang menggerakkan PROM dan FPGA.Setelah CE dan OE diaktifkan, data tersedia di pin DATA (D0-D7) PROM.Data baru tersedia dalam waktu akses singkat setelah setiap clock edge naik.Data dimasukkan ke dalam FPGA pada sisi naik CCLK berikutnya.Osilator yang berjalan bebas dapat digunakan dalam mode Slave Parallel atau Slave Select MAP.

Beberapa perangkat dapat di-cascading dengan menggunakan output CEO untuk menggerakkan input CE dari perangkat berikut.Input jam dan output DATA dari semua PROM dalam rantai ini saling berhubungan.Semua perangkat kompatibel dan dapat dihubungkan dengan anggota keluarga lainnya atau dengan keluarga PROM serial XC17V00 yang dapat diprogram satu kali.

 


  • Sebelumnya:
  • Berikutnya:

  • Tulis pesan Anda di sini dan kirimkan kepada kami